Verilog HDLコミュの自己紹介

皆さんはじめまして！
現在大学院生しておりますあぶらむしと申します。
Verilogはアルバイトの方で使う予定ですｗ。

それではよろしくお願いします。

コメント(15)

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初めまして。
香澄と申します。
Verilog-HDL は10年ぐらいになりますかねぇ。
まぁ、一時期VHDLもやってました。(2年ぐらいかな。)
今は、諸般の事情で会社員辞めて事業主してます。
似非Cプログラマーらしいので、Verilog 解析用のソフトなんてのも作っています。
(有用性は疑問。(苦笑))
それなりに(立場的には)中堅ぐらいだろうとは思っていますが、
まだまだ至らないと実感する事はしょっちゅうなので
此処で情報交換できると良いなと思っております。

[4] mixiユーザー 01月24日 01:31

初めましてピストンといいます。

現在大学三年就職活動中です、verilogを使い始めたばかりで分からないことが多いですが。
現在はスパルタンー３Aを用いてVGA出力等をちょこちょこいじっています。
就職もできればこの分野でと思っているので。皆さんの書き込み等を参考にさせてください。

[6] mixiユーザー 09月04日 22:01

初めまして。仁といいます＾＾

VerilogHDL/VHDLの設計業務をやっています。
最近は、設計よりも機能検証にすごい興味があり、
SystemVerilogやVMMに取り組もうとしています。

色々な情報交換ができればいいなと思います。

[10] mixiユーザー 12月30日 19:31

今年（終わりそうですが）から、新入社員として某企業に入りVerilogやってます。憧れのハードエンジニアです。
現在はSVAをやってまして、あんま詳しく書くと怒られると思いますが、Verilogとアサーション仲間が出来ればな、と思います。

[11] mixiユーザー 08月03日 10:49

はじめまして

現職では
言語はverilog‐HDLを使用しています

TOOLは
MODEL　SIMです

よろしくお願いします。

[12] mixiユーザー 12月05日 18:04

はじめまして。

去年エンジニアになったばかりのたちこまといいます。
GPIOの設計から始まり、今マルチクロックドメインの回路をVerilog-HDLで書いています。
always @()

のセンシティビティリスト（？）の書き方に苦戦しています。リストのエントリのどれかがエッジやレベルが変わったときに代入がされると思っていますが、代入にエントリを使って条件文（if文）で代入条件を与えています。
シミュレーション上で各エントリにイベントがないのに代入操作がされてしまっています。さらにその時代入条件も満足していません。
困った。メタスタビリティというやつかなと思うのですが…

挨拶なのか質問なのか分からなくなってしまいました(苦笑
よろしくお願いします。

[13] mixiユーザー 05月16日 03:08

はじめまして。

FPGA(主にAltera)の設計を４年ほどやっております。
お互いが有意義な情報交換の場になればと思います。

よろしくお願いします。

[14] mixiユーザー 06月24日 06:13

はじめまして。
学校の研究でFPGAを使い初めて４年目です。
AlteraのFPGAです。
Verilogは完全に自学で、情報が少なくて困ってましたｗ

always は @* と @(posedge clk) しか用がないもので……

[15] mixiユーザー 12月14日 17:58

初めまして。

今ニートしてますが、ヒマなので独学でVerilog始めました。
ネットと入門書さえあれば、独習、できてしまいますねー。

さて、今んとこ、オリジナルCPU設計して、作って、FPUをIEEE754準拠で作って、おりじなるのアセンブラで、円周利率計算させました。
こんなん↓
http://p.twipple.jp/data/D/u/N/7/3.png

これで就職とかできないかなー思うてます。　
甘いですか。
論理合成したことないです。
そのソフトがフリーでないみたいです。
その時点でだめですかね。
よろしくですー

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