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Veritak友の会

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コミュ内全体

詳細 2016年7月7日 00:12更新

菅原システムズの菅原孝幸さんが開発されている
純国産高速Verilog HDLシミュレータ Veritak(べりたっく)の
話題を扱うコミュニティです。

LSI機能検証、FPGA開発、Verilog HDL言語習得用にと
様々な活用法が考えられます。
RTLシミュレーション/ゲートシミュレーションのみならず
VCD Viewerとしても威力を発揮。
VHDLからVerilog HDLへのソーストランスレータ機能も
ある優れもの。

隠れ!?ファンの皆さん・興味のある方は、
お気軽にご参加下さい。
HDL・EDAツール関連の話題も歓迎します。

Veritak Verilog HDL Simulator
VHDL Translator & FPGA & CPUのページ
http://japanese.sugawara-systems.com/

Veritakついに海外進出!? 中国領土総代理
上海ウイリンエレクトロニックテクノロジー株式会社
http://www.shwltech.com/Japanese/top.htm

【今後の実装予定(長期的なビジョン含)】
System Verilogパーサ
コンパイル・RunTimeの分離
高速化
Linux
PLI/VPI サポート拡充
64ビット
GUI ご要望の実装
SWIFTのサポート

【雑誌収録情報】
トランジスタ技術2006年6月号〜11月号に
Veritak開発者:菅原孝幸さんによる
「狙い通りの機能を実現するために
ロジック回路設計の手ほどき」
の連載がありました。現在、木村真也さんによる
「HDL記述による設計法をマスタする
実験で学ぶロジック回路設計」へ
バトンタッチされています。

トランジスタ技術2006年8月号/5月号に
Veritak Lite CQ版が収録されています。

Design Wave設計コンテスト2006において、
チームVeritak(菅原孝幸さん 陸偉良さん 菅原明美さん)
が3位入賞を果たしました。

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参加メンバー 162人

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開設日
2006年3月22日

3991日間運営

カテゴリ
学問、研究
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